博通推出3.5D XDSiP封装技术,打造6000平方毫米超大AI/HPC处理器平台

   发布时间:2024-12-08 22:19 作者:顾青青

博通公司近期揭晓了其创新性的3.5D XDSiP封装平台,该平台专为高性能AI和HPC处理器设计,旨在满足日益增长的算力需求。该平台支持的芯片面积最大可达6000平方毫米,这一数字令人瞩目。

为直观展现这一面积,我们可以将其与NVIDIA即将推出的Blackwell架构旗舰芯片GB202进行对比。据悉,GB202的芯片面积为744平方毫米,而博通的3.5D XDSiP平台所支持的芯片面积,相当于约八颗GB202芯片的总和。

在技术上,博通的3.5D XDSiP平台融合了台积电的CoWoS-L封装技术,结合2.5D集成和3D封装的优势,从而得名3.5D。该平台能够将3D堆叠芯片、网络与I/O芯粒以及HBM内存高度整合,形成系统级封装(SiP)。其最大中介层面积可达4719平方毫米,相当于光罩面积的5.5倍,同时支持最多12颗HBM3或HBM4高带宽内存芯片的封装。

为了实现极致性能,博通提出了采用F2F(面对面)方法,通过混合铜键合(HCB)技术,将不同的计算芯粒堆叠在一起。这一方案的关键在于,使用无凸起HCB技术将上层和底层芯片直接堆叠,无需传统的TSV硅通孔。

这一创新带来了诸多好处:信号连接数量大幅提升约7倍,信号传输路径缩短,互连功耗最多可降低90%,从而极大降低了延迟,同时提供了更高的堆叠灵活性。

博通计划利用这一先进的封装平台,为Google、meta、OpenAI等科技巨头设计定制化的AI/HPC处理器和ASIC芯片。同时,博通还将提供丰富的IP资源,包括HBM PHY、PCIe、GbE,甚至是全套芯粒方案和硅光子技术。这意味着客户可以专注于设计其处理器的核心部分——处理单元架构,而无需担心外围IP和封装问题。

据博通透露,首款基于3.5D XDSiP封装平台的产品预计将于2026年推出,这无疑将为AI和HPC领域带来一场技术革命。

 
 
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